Pierre De Stefano Email & Phone Number

Mauguio, FR

• Développement et intégration de SoC à base de CPU RISC-V (SystemVerilog, AXI4)
• Validation (simulation RTL, ModelSim, Verilator, C, GCC)
• Prototypage FPGA (Xilinx Artix-7, openOCD, GDB)

München, Bayern, DE

Développement FGPA de modules de traitement du signal (radio fréquence): définition d'architecture, étude et mise au point algorithmique, développement et validation unitaire, intégration sur cible (plateforme multi FPGA Xilinx Virtex5), validation sur banc de testDéveloppement software de modules de traitement du signal (C++11, GCC, Visual Studio 2015.

Aix En Provence, FR

- Définition d'architecture et design RTL (Verilog) pour un contrôleur USB3- Design RTL (VHDL) pour un contrôleur PCIe Gen2- Validation d'un contrôleur PCIe Gen2 (écriture en VHDL de testcases et testbenches, simulation RTL)- Développement d'un BFM PCIe Gen2 (VHDL comportemental) - Validation de cartes (développement en VHDL de test designs, FPGA Altera.

- Implantation sur FPGA (Xilinx Virtex II) d'un émetteur et d'un récepteur MC-CDMA, dans le cadre d'un projet de recherche sur les systèmes de radio communication de 4ème génération (design et intégration de blocs, matériel de prototypage Sundance)- Développement, validation sous Simulink et implémentation en VHDL d'algorithmes de traitement du signal.

- Validation de l'ASIC PRS C192X d'AMCC- Développement de modèles de simulation, testbenches et scripts de post processing (VHDL, Unix Shell, AWK)- Simulation gate level et RTL

Espoo, Southern Finland, FI

- Définition d'architecture et design RTL (VHDL) pour un sous système (couche physique) GPRS- Définition d'architecture et design RTL (VHDL) d'un contrôleur de SDRAM intégrant une fonction de protection de données par code correcteur d'erreurs, dans le cadre de l'évolution d'un équipement GSM