Réalisation de deux bancs de test sur une cible FPGA de type Microsemi afin de valider une carte électronique.

Optimisation d’un banc de test sur une cible IGLOO2 1. Étude sur un nouveau format de fichier issu d’un fichier de simulation− Etude approfondie sur un nouveau format de fichier pour comprendre ses caractéristiques et son utilisation potentielle pour le parser via script python.− Etat de l’art au sujet de ce format de fichier pour évaluer les avantages et les limites.− Comparaison avec les formats de fichier existants.− Analyse des besoins des utilisateurs finaux par rapport au fichier étudié.2. Création d'un algorithme Python pour récupérer les vecteurs de tests− Développement d’un algorithme Python pour récupérer les vecteurs de tests générés à partir d’un testbench d’une simulation sur Modelsim en se basant sur le nouveau format de fichier étudié.− Extraction des vecteurs de tests et les stocker sur des fichiers externes pour une utilisation ultérieure.3. Développement d'un module synthétisable générique en VHDL− Développement d’un module synthétisable générique en VHDL utilisant les vecteurs tests récupérés pour les régénérer dans le but de faire une vérification plus efficace d’un DUT FPGAde type IGLOO2− Simulation du module pour vérifier sa fonctionnalité.− Synthèse du binaire.− Test du module développé sur le banc de test en utilisant LabVIEW qui va prendre en charge les fichiers générés par l’algorithme python

Prototypage rapide d’une couche de neurone sur FPGA1. Développement sur l’outil Vitis HLS :− Conception et modélisation d'un perceptron puis d'une première couche de réseaux de neurones en langage C sur Vitis HLS à partir de spécifications fonctionnelles.− Exportation de la modélisation sous format RTL sur VIVADO.2. Développement sur l’outil Vivado :− Intégration des IP nécessaires (JTAG, clock, Reset, AXI_interconnect...) pour obtenir un bloc IP fonctionnel.− Simulation de la modélisation pour vérifier sa fonctionnalité.− Synthèse de la modélisation pour générer le Bitstream.− Implémentation de la modélisation sur une carte FPGA Ultrascale+ ZCU102 via l'interface JTAG.− Vérification de la fonctionnalité de la modélisation sur la carte FPGA.

Conception d'un capteur PIR en utilisant le logiciel KiCAD pour la conception

Réalisation et conception d’un prototype de serre agricole qui nécessite l'utilisation d'une base de données, de communications entre Arduino et Raspberry, d'intelligence artificielle et de traitement d'image pour la détection de maladies dans la plante.

Développement d’un bloc IP FPGA pour accélération d’un moteur de traitement de données1. Réalisation d’une étude sur l’accélération matérielle− Recherche bibliographique sur les différentes cibles matérielles telles que les DSP, les GPU, les ASIC et les FPGA, pour accélérer les performances de calcul.2. Conception d'une solution d'accélération matérielle avec High-Level Synthesis (HLS)− Conception d'une IP en HLS pour améliorer les performances de calcul matriciel en commençant par des matrices de dimension 32 x 32, et en augmentant progressivement les dimensions jusqu'à ce que la limite matérielle de la carte FPGA soit atteinte.− Synthèse de l’IP au format RTL sur Vitis HLS.3. Création d’un overlay− Implémentation de l’IP synthétisé en HLS sur Vivado et intégration des IP nécessaires (JTAG, clock, Reset, AXI_interconnect...) pour créer un overlay.− Synthèse de la solution pour générer le Bitstream.− Implémentation sur une carte FPGA de prototypage de type PYNQ Z2.4. Utilisation de Jupyter Notebook pour interagir avec la solution implémentée sur le FPGA− Développement d’un algorithme en Python interagissant avec l’IP Kernel implémenté.− Evaluation l’optimisation apportée par la solution implémentée