根据客户需求，进行模拟电路或射频电路的设计、流片、测试及debug，进行不同工艺各种电路的的验证。 1、2022.09 - 2022.12 600MHz 12bit sigma delta DAC的设计（用于47GHz ADPLL） 项目描述： ADPLL中用于控制varactor的sigma deltaDAC，主要由modulator和5bit DAC及滤波器组成。设计结果DAC在600MHz时钟下可达11.25bit有效位。 2、2022.05 - 2023.08 silicon photonics 项目的交接 项目描述： 在45SPCLO工艺下，silicon photonics的实现，最终后仿真带宽达40GHz，增益64dB，群延迟14ps。 3、2022.03 - 2022.05 47G DCO的仿真验证及电容阵列的设计（varactor） 项目描述： DCO的仿真验证及测试debug，通过调整fine cap… Show more 根据客户需求，进行模拟电路或射频电路的设计、流片、测试及debug，进行不同工艺各种电路的的验证。 1、2022.09 - 2022.12 600MHz 12bit sigma delta DAC的设计（用于47GHz ADPLL） 项目描述： ADPLL中用于控制varactor的sigma deltaDAC，主要由modulator和5bit DAC及滤波器组成。设计结果DAC在600MHz时钟下可达11.25bit有效位。 2、2022.05 - 2023.08 silicon photonics 项目的交接 项目描述： 在45SPCLO工艺下，silicon photonics的实现，最终后仿真带宽达40GHz，增益64dB，群延迟14ps。 3、2022.03 - 2022.05 47G DCO的仿真验证及电容阵列的设计（varactor） 项目描述： DCO的仿真验证及测试debug，通过调整fine cap array的控制，使频率步长的均匀分布。设计varactor电容，使频率步长由2MHz缩小到20KHz左右。 4、2021.02 - 2021.08 BGR（bandgap using dpnp6t） 项目描述： 在22FDX+工艺下，使用新型器件dpnp6t来设计bandgap，进行了后仿真并投片测试。测试结果，在相同的工艺下，和传统BJT bandgap相比，dpnp6t的bandgap面积减小76.21%，功耗降低了52.54%，且温度系数相近（24ppm），电源抑制比更高。 5、2020.08 - 2020.11 9bit500MHz SAR ADC的设计及验证项目描述： 实现22FDXext工艺下的ADC9bit500MHz设计及仿真验证，后仿真结果为6.9144bit有效位，功耗2.5mW。 6、2020.02 - 2021.12 不同工艺下6bit2GHz DAC的设计及工艺对比项目描述： 在28SLPE/22FDX/12LP+ FINEFET/12FDX不同工艺下，进行DAC6B2G电路设计及仿真验证，保持相同的结构及性能，在2GHz下DNL<0.2LSB，INL<0.3LSB。与28slpe工艺对比，22FDX的DAC面积减小21.7%，功耗降低44.4%。与22FDX下的DAC进行对比，12LP+设计的DAC6B2G面积减小60.8%，最大功耗降低25.2%。与22FDX下的DAC进行对比，12FDX工艺下DAC6B2G面积减小58.6%，最大功耗降低31.2%。 Show less

Analog circuit design and layout design and tapeout test。低功耗16bit20M sigma delta ADC的设计。包括系统设计，建模仿真，模拟电路设计及仿真验证，版图绘制及测试。整体前仿真结果，差分幅度3V，输入信号频率=20M/（128+2）*7/128=8.413462KHz，ADC有效位12.96bit。

Responsibilities：Design analog IP blocks like bandgap, ADC, LPF, BPF, VGA, VCO; Design base-band circuit of transceiver; Support layout and test;Achievements：Designed bandgap、pipeline ADC、SARADC、flash ADC、LPF、BPF、VGA、VCO circuitry and completed tapeout; Passed test for mass products.

负责模拟及射频基带电路的设计、兼顾版图绘制及测试。在不同工艺下，设计了几款bandgap、pipeline ADC、SARADC、flash ADC、LPF、BPF、VGA、VCO等电路，流片测试成功，量产应用于产品中。具体项目经验1、2011/10 – 至今，HINOC收发机基带电路的设计（连续六次投片改版）三网融合收发基带的设计，主要包括：接收LPF、VGA、发射低通滤波器、DCOC电路、RC calibration等模块的电路设计、版图绘制、后仿真验证及测试。测试结果，基带带宽满足128MHz带宽，带内波动1dB，DCOC约1KHz，增益12~59dB可调（步长1dB），测试通过、量产。2、2016/09 --… Show more 负责模拟及射频基带电路的设计、兼顾版图绘制及测试。在不同工艺下，设计了几款bandgap、pipeline ADC、SARADC、flash ADC、LPF、BPF、VGA、VCO等电路，流片测试成功，量产应用于产品中。具体项目经验1、2011/10 – 至今，HINOC收发机基带电路的设计（连续六次投片改版）三网融合收发基带的设计，主要包括：接收LPF、VGA、发射低通滤波器、DCOC电路、RC calibration等模块的电路设计、版图绘制、后仿真验证及测试。测试结果，基带带宽满足128MHz带宽，带内波动1dB，DCOC约1KHz，增益12~59dB可调（步长1dB），测试通过、量产。2、2016/09 -- 2017/09，CDR低中频复数带通滤波器的设计基于smic55llrf工艺下，RC_opamp复数带通滤波器设计。主要负责版bandgap、偏置电路、RC_opamp四阶BPF、9bit电容阵列、校准CLK、比较器等电路的设计及版图绘制，后仿真验证。最终BPF为100K、200K、300K、400K、500KHz五种带宽可选，对应中心频率为300KHz、600KHz、900KHz、1.2MHz、1.5MHz，二倍频处抑制>48dBc,镜像抑制>85dBc。3、2014/07 -- 2014/12，ADC7B10MHz的设计smic55llrf工艺下，负责整体pipelineADC的设计及版图绘制后仿真验证。包括SH、MDAC、flash ADC、低压bandgap、偏置电路及CLK等。版图的面积为0.0616mm2。输入4.7265625MHz、0.8V全差分正弦信号信号，后仿真结果ENOB=6.4760bit。还未流片测试。4、2013/04 -- 2013/12，Zigbee的接收基带设计采用smic55llrf工艺库，主要负责5阶gm—C有源复数带通滤波器的设计，包括nauta结构gm积分器、、增益可控VGA、、PLL调谐电路结构、环形振荡器、比较器、鉴频鉴相器、电荷泵、低通滤波器、电流电压转换器等。测试通过，应用于产品。5、2012/10 -- 2013/04，TRNG项目基于tsmc 55GP&55LP工艺，主要负责随机数模拟电路的设计。包括放大器、锯齿发生器、比较器、上升沿捕捉电路及bandgap等电路的前仿真调试。测试通过并应用于产品中。6、2010/04 -- 2015/05，SARADC的设计tsmcCLN65LP/CLN55LP工艺下，10bit 20M SARADC的设计，测试结果，在主时钟375KHz，输入4.76KHz，Vpp=1.2±1.1V的正弦信号， ENOB=6.8947。SMIC55llrf工艺下，ADCSAR8B1MHz的设计，流片测试结果采样速率1.2MHz，满幅下有效位6.28bit。已量产。7、2007/01 -- 2007/03，6bit27M flash ADC负责tsmc_018um工艺下ADC的设计仿真、版图绘制。测试结果，在输入1K、vpp＝2.8V的正弦信号，采样数据有效位达5.569bit。后转为tsmc_016um工艺、tsmc_0.152um工艺，ADC测试有效位5.8447。已应用于产品中。8、2006/04 -- 2009/12，PipelineADC的设计tsmc018工艺下，设计了8bit100MHz、4bit10M/20MHz、14bit100MHz pipelineADC几个项目，主要负责SH、MDAC、2.5位ADC、时序逻辑控制、Bandgap、算法校准等电路的设计、仿真验证、版图绘制及后仿真，整体版图的IO和PAD排布。测试结果：8bit100M ADC， ENOB=6.762bit；14bit20MADC，ENOB=11.bit；14bit10M ADC，ENOB=10.2bit。 Show less