林伟强 Email & Phone Number

中国 陕西省 西安

2020.3-至今负责AI core内部代码开发及ai core的实现负责NOC总线的相关模块开发2019.8-2020.2负责AI core集成和综合同时负责NOC总线相关的开发

中国 厦门

2018.11 – 2019.8 概述：Flow环境开发，implementation 和STA。 工作内容：参与合作建立一个高自动化，易移植的implementation flow的环境，其中涉及到mbist / syn / dft / lec / clp等。 利用mentor生成GPU的MBIST，同时基于tsmc 22nm的lib进行GPU的synthesize，基于生成的netlist进行edt的生成，串chain和atpg及对应的simulation，最后进行lec和clp check，以保证netlist的准确性。 负责将28nm的STA环境移植成22nm 的STA环境。2017.11 - 2018.10概述： implementation，STA和XTOP。工作内容：基于genus，采用tsmc 12nm的lib进行综合pscp, td和wtl，完善clock plan和FE提供的SDC，并且进行对应的formal、clp验证。开发脚本用于check项目关心的clock或者SDC的问题，开发sign-off uncertainty的flow，保证项目前期就可以提供给BE对应signoff的uncertainty，以减少对BE的PPA损耗。与同事合作开发了一套SDC规则和配套脚本，用于提前对SDC进行check和加速后期SDC的merge。负责whole chip的STA验证，参与了对Corner的讨论，对criteria有一定的了解。在不同的时期，进行corner的挑选和不同option的设置实现STA check，保证在资源有限的情况下，尽可能的发现问题，以保证后期的timing的快速收敛。 利用xtop完成timing eco scripts的生成，加速BE进行timing/transition/capacitance/noise violation的收敛。2017.1 - 2017.11 概述：Synthesis和STC。工作内容：基于genus，采用28nm的TSMC lib进行pub cp，cevatl的综合。协助FE完善修改SDC，基于正确的SDC，从使用的lib cell类型，工具和脚本三方面优化，以达到较好的PPA。分析28nm的lib cell，给出较为合适的cell type和don’t use cell。开发对应check的脚本，用于提前发现设计或者综合上的一些问题。如clock group下错，multi drive等。开发对应的脚本用于后期的STC。保证能够覆盖到无法用SDC去constraint的path，以实现function的准确性。2016.3 - 2017.1概述：数字电路设计和ip 维护。工作内容 ：入职前4个月系统的学习了如何使用verilog语言进行gate level和rtl level的数字电路设计，验证和综合。后半年负责一些ip的验证，主要是熟悉ip的function，利用rtl check提前发现ip的一些rtl/sdc的问题。同时基于function编写testbench进行ip的验证。负责chip级的ip维护，能够利用verdi进行bug的快速定位。在rtl综合并且sdf反标成功后，进行对应的postsim/power的验证。