何建华 Email and Phone Number

工作职责：提供高质量的软件产品及技术支持服务具体事项：1、参与产品功能及界面定义，制定详细的开发指导文档；2、参与产品精度及效率优化方案制定，提升产品竞争力；3、带领AE团队支撑所有客户的工具使用，负责售前产品介绍与售后技术支持；4、带领测试团队搭建完备的测试流程及测试用例，确保版本无关键问题；5、内部培训AE及测试人员，使其快速上岗；6、专利、专项申报、商业宣传、公众号推送等相关材料的撰写；重要贡献：1、细化共形网格方案并推动开发落地，促使精度大幅提升；2、研究keypoint生成及mesh生成机制，优化keypoint生成算法；3、研究lump port寄生效应，优化port生成方式以提升精度；4、结合自身对layout工具的掌握，打通从设计工具中稳定导出IPC-2581的流程；5、提出WB建模的创建方案，打破了业界对IPC-2581文件无法支持WB封装建模的认知；6、从0-1开发了ACEM转HFSS的全套脚本，打通软件自动化导出HFSS模型流程；7、从0-1定义了Web版集群作业提交系统，促进HPC仿真自动化、智能化；

工作职责：提供芯片端到端的SIPI解决方案具体事项：1、联合项目SE、封装、后端PR进行芯片floorplan排布；2、die内IO选型及IO详细排布；3、联合封装进行Pinmap/Bump pattern排布；4、指导封装设计并完成低速GPIO、高速并行DDR/HBM、高速串行serdes接口仿真及优化；5、输出芯片ibis模型供产品使用； 6、芯片测试问题定位及解决；主导项目一：首款XXXX芯片项目描述：FCBGA封装，16nm工艺，接口复用关系复杂，3.3V/2.5V/1.8V兼容，DDR接口兼容GPIO，差分兼容单端，高速接口包含Serdes/DDR/LVDS；重要贡献：与国外IO vendor迭代多轮，确保IO功能、性能满足项目需求；由于接口复用关系较多，IO设计很难较好的兼顾所有，导致部分场景下过冲极大，主动思考，首次引入可靠性分析流程，最终释放风险。主导项目二：CoWoS合封项目及国产化替代方案项目描述：1个Logic die+2个HBM die，使用interposer进行die2die的互连，并口速率为2Gbps，串口最高速率为30Gbps，7nm工艺；重要贡献：在HFSS中构建基础参数化模型库，对比研究较优的走线方案，并进行参数扫描，确定最终的并行走线方式；研究HBM phy、HBM core、HBM IO电源在interposer/PKG/PCB上的电源合并方案，输出最佳的电源设计方案；利用XcitePI进行interposer电源抽取，并搭建全链路SSN仿真环境，根据时序结果释放并口风险；优化高速Serdes接口的封装设计，优化BGA附近的反焊盘及走线方式以降低solder ball处的阻抗不连续性，设计core伴随孔的pattern，在降低Core孔串扰的同时优化Core孔的阻抗连续性。国产化替代方案采用FOEB的方案，bridge die充当interposer的角色，负责实现die2die的信号互连，但没有TSV，因此仅靠单层RDL和bridge die上的资源，电源通流风险极高，采用PowerDC进行多轮优化最终将通流控制在可接受范围内。主导项目三：CDR芯片项目描述：FCBGA封装，7nm，单die单封（16lane）和双die合封(32lane)2个版本均要求与商用芯片pin2pin兼容；重要贡献：因为所用IP种类不同、严格实现2个封装的pin2pin是不可能做到的，通过优化pinmap设计同时在板级设计硬件兼容方案，达成pin2pin兼容的目标；本项目为减小时钟在die内的穿插，采用封装上一驱二的时钟方案，通过充分的仿真论证以及搭建一驱二环境进行实测释放应用风险；为对标商用芯片，通过优化串联及上拉电阻、约束板级走线长度，首次用Open Drain的IO结构实现了25Mbps的MDIO接口；优化过孔孔径、孔盘组合及反焊盘设计，实现了56Gbps的高速serdes接口优化；主导项目四：时钟Buffer芯片项目描述：QFN封装，单die出2种封装，与商用芯片实现pin2pin兼容；重要贡献：模拟IO为主，各路输出单独供电，导致电源域极为零散，IO ESD风险极高，前同事做的技术项目回片测试的确ESD fail，通过对fail点进行逐层剥离拍照，定位到fail原因，在产品项目阶段通过优化padorder排布、加强metal设计增加clamp cell等方式实现了优化，达成ESD相关HBM及CDM的要求；对IP各应用模式进行性能验证，对标商业芯片，确保LVPECL/CML等多种电平模式下，输出性能和商业芯片接近；撰写硬件指南，给出各类输出电平模式下的硬件匹配方案；调研业界差分buffer IBIS模型制作方法，手动搭建网表仿真pullup/pulldown/powerclamp/gndclamp/rise/fall等波形，并对波形进行数据提取，根据ibis规范写入到ibis文件中，从而实现该时钟芯片的时钟输出接口IBIS模型的制作，最后搭建全链路时域网表对制作的ibis模型和spice模型进行精度比对。