2018 年 4 月至今，作为视频拼接处理器的研发项目经理： 带领团队成功推出新一代 Hpro 系列视频拼接处理器，相较于上一代产品，视频信号处理能力翻倍，功能和性能指标全面升级。该产品属 于集中式插卡类设备，规模从 2U 到 26U，采用基于 FPGA 的嵌入式硬件架构，模块化设计，包含输入卡、输出卡、背板、切换卡、控制卡、 预监卡、回显卡、风扇卡等，相对于传统的 X86 架构的服务器，充分利用 FPGA 高速 serdes 和多路并行处理的优势，实现了多路视频信号的 同时采集、传输、交换和处理，最终在拼接大屏上实现图像的拼接、叠加、画中画、多画面分割等显示效果。该产品广泛应用于指控中心、演 播大厅、会议室、舞台演出、户外大型活动等需要视频墙的场景。 此外，还带领团队推出一款针对中小型应用场景的一体式简易视频拼接处理器，具备 1U 和 2U 两种规模，采用母子卡+背板的方式，以 FPGA 为交换、处理核心，实现了单路输出 8 窗口整个大屏 16 窗口的业内顶尖指标。2016 年 1 月至 2018 年 4 月，作为高级 FPGA 工程师： 负责各系列视频拼接处理器所有输出类板卡上的 FPGA 功能的实现，主要包含视频信号的背板接收、图像的缩小、DDR 帧缓冲、图像的放 大、图层叠加、视频的无缝切换、多路输出同步等处理，此外还充分发挥硬件架构优势，为产品增加了预监、回显、滚动字幕、底图等多项高 级功能，其中涉及背板 serdes 传输、双点二次线性插值算法实现、DDR 的读写控制、视频缓冲的冻结解冻等； 负责坐席管理系统所有坐席输出卡上的 FPGA 功能的实现，突破传统的由 CPU 生成 OSD 图像的方式，发挥 FPGA 硬件加速的特点，用 FPGA 作为 OSD 图像引擎，接收控制卡 CPU 发送过来的绘制指令，通过 FPGA 读写 DDR 的方式绘制 OSD 图像，叠加于正常的视频图像之上，实现坐 席管理的功能，其中涉及到 GE 接口传输、CPU 与 FPGA 之间通讯协议的制定、FPGA 对于绘制指令的解析和执行、多通道 DDR 读写控制等。

主要从事基于 FPGA 的 RRU 系统的开发和维护工作，分为 HWY FPGA 和 DPD FPGA 两片逻辑，HWY FPGA 使用 Altera Arria V，DPD FPGA 使用 Xilinx K7。HWY 和 DPD 之间由 12 路 5G SerDes 连接。下行方向，主要实现 CPRI 接口接收和解包、DUC、 CFR、DPD、DAC 接口，上行方向，主要实现 ADC 接口、DDC、AGC、CPRI 组包和发送，同时实现对 PA、LNA 等模拟开关的 TDD 控制以 及各种外围接口。

作为 FPGA leader 负责 CMC 项目中 IPQAM 功能的实现。基于 Altera CycloneIV GX75 型 FPGA 芯片实现对点播视频流（TS 流）的解析、PID 重映射、PSI 重生成、PCR 校正等操作，将多个 SPTS 流复用成 MPTS，与 BCM3218 配合实现 IPQAM 功能。项目中涉及了千兆以太网 MAC、GMII/RGMII、Serdes、DDR2、CRC、I2C 等。该 产品用于有线电视视频点播领域。

负责协助系统工程师（SE）完成对总体设计方案中技术风险的初步评估；负责根据总体设计方案要求，完成逻辑系统的详细设计方案编写 并组织 SE 和项目成员进行评审，保证设计的可实现性、DFX 以及性能满足要求；负责与硬件工程师以及 FPGA 芯片供应商沟通，保证 FPGA 板级设计满足要求；负责逻辑模块的 RTL 编码实现，测试平台搭建，测试用例编写，保证设计无缺陷；负责逻辑设计的上板测试，协调相关 模块负责人完成问题定位。基于 Altera StratixIV GX530 型 FPGA 芯片实现了一款 40G 网络 QOS 流量管理器，该 TM 设计支持 4 级 CAR 限速，5 级流量整形 （Shaping）；支持 8M 个流队列及 1M 个用户队列的两级调度方式；调度器则采用增加了“欠账惩罚”机制的加权轮询（WRR）算法。该 TM 设计主要应用于刀片服务器的网路 QOS 硬件加速。

数字中频处理逻辑的设计与实现、数据汇聚和交换逻辑的设计与实现